Análisis de eficiencia en el inversor elevador con reducción en el estrés de voltaje de los semiconductores (2021)
El presente trabajo de investigación muestra el modelamiento matemático de la eficiencia del inversor elevador teniendo en cuenta las pérdidas por conducción y conmutación, cuando se impone contenido armónico en los lazos de control del voltaje de los condensadores con el fin de reducir el estrés en los semiconductores. El inversor tiene un sistema de control, el cual fue diseñado para operar a una frecuencia nominal de 50 Hz y un rango de operación de carga de 220 a 2200 ohm, con un voltaje de entrada entre 100 y 150 VDC. El sistema de control se configura con un lazo doble en cada lado del convertidor, en donde el lazo interno controla la corriente del inductor y el externo el voltaje en el capacitor. Para llevar a cabo el análisis de eficiencia se tuvieron en cuenta tres posibles casos de operación: una cuando las referencias de los lazos del voltaje contienen el segundo y cuarto armónico, otro cuando se usa solamente el segundo armónico, y otro sin incluir armónicos en las referencias. El análisis comparativo se basa en el uso de superficies 3D de la eficiencia en función de la potencia de salida y el voltaje de alimentación del inversor. Finalmente, se obtienen modelos que demuestran la relevancia del uso de referencias con contenido armónico en el inversor elevador para obtener una mejora en la eficiencia.